EDS - SS14

(G. Kemnitz, C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.

Inhalt der Lehrveranstaltung

  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Handwerkzeug des digitalen Schaltungsentwurfs: Beschreibung für die Simulation und Synthese (VHDL), Optimierung (KV-Diagramme), Rechenwerke, Automaten, Operationsabläufe, Zeitverhalten und asynchrone Datenübergabe.
  3. Vom Transistor zur Schaltung: Gatter, Speicherzellen, Blockspeicher, programmierbare Logikschaltungen.
  4. Komplexe Entwürfe: serielle Schnittstelle, Cordic-Rechenwerk und Spezialrechner für FIR-Filter.

Zielgruppe: Bachelor Informatik, Bachelor Technische Informatik
Credits: (ECTS): 6

Foliensätze

  • [F1: Einführung]
    1. Standardschaltkreise: Beispielentwurf, Test, Schaltungen mit Registern, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2: Handwerkszeug Teil 1]
    1. Simulation: VHDL, Signale, Datentypen, Imperative Modelle, Ereignisgesteuerte Simulation, Strukturbeschreibung, Speicher.
    2. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktion, Typische Beschreibungsfehler.
    3. Optimierung: Optimierungsziele, Logikvereinfachung, KV-Diagramme, Quine und McCluskey, Vereinfachung mit BDDs.
    4. Rechenwerke: Addierer, Subtrahierer, Zähler etc., Multiplizierer, Komparatoren, Block-Shifter.
  • [F3: Handwerkszeug Teil 2]
    1. Automaten: Modellierung und Klassifikation, Automat als Schaltung, Entwurf mit KV-Diagrammen, Beschreibung in VHDL, Redundante Zustände, Beispiel Zahlenschloss.
    2. Zeitverhalten: Halte- und Verzögerungszeiten, Laufzeitanalyse, Speichervor- und Nachhaltezeiten, Register-Transfer-Funktionen, Constraints.
    3. Asynchrone Eingabe: Abtastung, Entprellen, Asynchrone Initialisierung, Eingabesynchronisation.
  • [F4: Vom Transistor zum Logikbaustein]
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, Deaktivierbare Treiber, Transfergatter und Multiplexer, Geometrischer Entwurf.
    2. Signalverzögerung: Verzögerung eines Inverters, Parameterabschätzung, Gatterverzögerung, Gepufferte CMOS.
    3. Speicher: Speicherzellen, Latches und Register, Taktversorgung.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • [F5: Komplexe Entwürfe]
    1. VHDL-2: Eigene Datentypen, Funktionen, Testein- und Testausgabe, Schrittfunktionen.
    2. UART: Sender, Testrahmen Empfänger, Synthesebeschreibung.
    3. CORDIC: Algorithmus, Erstes Simulationsmodell, Festkommazahlen, Algorithmus weiter optimieren.
    4. FIR-Filter: Pipeline und Speicherengpass, FIR-Filter mit Blockspeichern, Der Weg zum ersten Simulationsmodell, Zahlendarstellung durch Bitvektoren, Ein- und Ausgabe über Signale, Schrittkettenbeschreibung.

Laborübungen und Große Übungen

  1. 17. KW, 1. Laborübung [Schaltungsentwurf mit Standardschaltkreisen] , Gruppe 1 Di. 22.04. 10-12, Gruppe 2 Do. 24.04. 10-12
  2. 19. KW, 2. Laborübung [Schaltungsentwurf in VHDL für FPGAs] ( [EDS-Ue2.zip] ), Gruppe 1 Di. 06.05. 10-12, Gruppe 2 Do. 08.05. 10-12
  3. 21. KW, [1. Große Übung] , alle gemeinsam Do. 22.05. 10-12
  4. 25. KW, 3. Laborübung (Entwurf Zahlenschloss), Gruppe 1 Di. 17.06. 10-12, Gruppe 2 Do. 19.06. 10-12
  5. 27. KW, [2. Große Übung] , alle gemeinsam Do. 03.07. 10-12
  6. 29. KW, [3. Große Übung] , alle gemeinsam Do. 17.07. 10-12
  7. 30. KW, 4. Große Übung, Klausurvorbereitung, alle gemeinsam Do. 24.07. 10-12

[Klausur vom Vorjahr] , [Ältere Klausuren]

Ergebnisse
MatrnÜ1Ü2Ü3Ü4Ü5Ü6Ü7Ü8Ü9Ü10Ü11bestanden
4031911010118,57,59,5899,57,57ja/4ZP
426181           nein
440079           nein
4187919,59,58,5        nein
430821           nein
4322255,5105,56684 2,555ja/2ZP
405131101197,579,5552,56,57ja/3ZP
4306185,510 1167,54,565,563,5ja/2.5ZP
441616           nein
417996107,599,5 107,5878,59ja/3.5ZP
4040689,596,510,5898 7,57,57ja/3.5ZP
407322109,511,58,57,59,588,59,57,57ja/4ZP
4327519,5103,5119,59,589 6 ja/3ZP
430467           nein
4078348,596,58,55,59,510746,56ja/3ZP
427285           nein
4385751010,511107      ja/2ZP
381453           nein
4045019,58,5101088,55,54,55,55,57ja/3.5ZP
43271376,5674,585,5    nein
4214309,5107     79,5 nein
403579109,57,5 6,5      nein
402592           nein
30992910109,510710  810 ja/3.5ZP
4289706,59,541189,5885,588ja/3.5ZP
4334535,5103,59,59,57,553   ja/2ZP
4076219,59,510,58,57,59,588,59,57,56ja/4ZP
42055661011,58,58,59,53,5106,598,5ja/4ZP
419259109,59108,51088899ja/4ZP
407535108,59,58,58,59,588,53,57,56,5ja/4ZP
389688           nein
4304988,57,55,59,59,55557,54,56ja/3ZP
4333507,5104,58,56,56,53,54,5 4,5 ja/2ZP
437615           nein
4308455,5103,59,59,57,553   ja/2ZP
349226           nein
435149           nein
4299026,596,510,5109,55,58865ja/3.5ZP
4206429,59,58,5979,588 9 ja/3ZP
402585101110,56,56,59,5452,588ja/3.5ZP
4324388 28,564,5     nein
43032675694,58     nein
3681195,595108,510 895,59ja/3.5ZP
43982051010,596,5107,58699,5ja/4ZP
43210810105,5116967,5759ja/3.5ZP
4314139 6,5116,57,5 656,53,5ja/2.5ZP
4169335,5105,566,584 2,555ja/2.5ZP
43114578,5494,580,535,52,51,5ja/2ZP
4091599,59,510,587,59,58 17,56ja/3ZP
423511109,510,59,59,510781099ja/4ZP
426875799,5118,59,58,5676,58ja/3.5ZP
4182419,51087,578,5 679,5 ja/3ZP
418454           nein
4182969,59,55,5  9 66,59,5 ja/2ZP
429469    9,59,598,567,5 ja/2ZP

Dokumente

Literatur

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Prüfungsergebnis der Klausur vom 14.10.14

Matr.NrKlausur- + ZusatzpunkteNote
******11+3,5n.b.
40258536+3,51.0
40319124,5+42,7
40550126,5+3,52,3
40513127,5+32,3
40732235,5+41,0
******24,5+42,7
40762131+41,7
40783429+32,0
40915917+34,0
41693324,5+2,53,0
41799622,5+3,53,0
41824116+3n.b.
41925924,5+42,7
42055624+42,7
42064231+31,7
42351125+42,7
42687529,5+3,52,0
42728524+03,3
42897032,5+3,51,3
42946915,5+2n.b.
42990236,5+3,51,0
43049821+3,03,3
43061824+2,53,0
43114519+24,0
43141319+2,54,0
43210826,5+3,52,3
43222518+24,0
43275127,5+32,3
43335022+23,3
43982030+41,7


Teilerfaktor 30 für Zusatzpunkte

Vergangene Semester

EDS - SS13

SS 2013