Kapitel 1: Modellbildung und Simulation

VHDL als formale Beschreibungsplattform

• Erstes ausfürbares Programm (P1.1/HalloWelt.vhdl)
• Programmierung und Nutzung eines Packages (P1.1/HalloWelt1.vhdl, P1.1/HalloWelt_pack.vhdl

Imperative Funktionsmodelle

• Test der Anfangswerte von Variablen (P1.2/Test_Anfangswerte.vhdl)
• Logische Vernüpfung mit X (P1.2/Test_SimX.vhdl)
• Test einer einzelnen Signalzuweisung (P1.2/Test_Sig1.vhdl)
• Prozess zur Erzeugung eines Testeingabesignals (P1.2/EingabeProc.vhdl)
• Funktionsweise von Warteanweisungen (P1.2/Test_Wait.vhdl)

Ereignisgesteuerte Simulation

• Prozess zur Simulation einer 5-Gatter-Schaltung (P1.2/ProcSimG5.vhdl)
• 3-Gatterschaltung mit einem Prozess je Gatter (P1.2/G3_Proc.vhdl)
• 3-Gatterschaltung mit einer nebenläufigen Signalzuweisung je Gatter (P1.2/G3_NLZ.vhdl)

Strukturbeschreibung; 1.2.6 Testrahmen

• Strukturbeschreibung der 3-Gatter-Schaltung (P1.2/Und2.vhdl, P1.2/Oder2.vhdl, P1.2/G3E.vhdl, P1.2/Test_G3E.vhdl)

Glitches

• Kontrolle der Signalverläufe in Abb. 1.37 (P1.3/SimGlitch1.vhdl)
• Kontrolle der Signalverläufe in Abb. 1.38 (P1.3/SimGlitch2)

Das Verzögerungsmodell einer Signalzuweisung

• Test der Wirkung der Verzögerungsmodelle (P1.3/Test_VM.vhdl)

Simulation mit Halte- und Verzögerungszeiten

• Inverters mit Laufzeittoleranz (P1.3/Test_LT.vhdl)
• Gatterschaltung mit Laufzeittoleranzen (P1.3/G3_LT.vhdl)

Entprellen von Tasten

• Entprellen und Flankenerkennung für eine Tasteneingabe (P1.5/Entprellung.vhdl)

Vom Zustandsgraph zur VHDL-Beschreibung

• Mealy-Automat (P1.6/BspMealy.vhdl)
• Johnson-Zähler (P1.6/Johnson4.vhdl)

Entwurf eines Zahlenschlosses

• Mealy-Automat (P1.6/Zahlenschloss.vhdl)

Operationsablaufgraph

• Dreiecksignalgenerator (P1.6/DreieckGen.vhdl)
• Quadraturencoder mit Testrahmen (P1.6/QuadEnc.vhdl, P1.6/Test_QuadEnc.vhdl)