Hardwareentwurf eines einfacher PCI-Initiators

Die Abbildung zeigt den Automaten, der die PCI-Transaktion im Zusammenspiel mit dem PCI Interface koordiniert. Obwohl in diesem Beispielentwurf nur der Schreibtransfer benutzt wird, ist der Fall Lesezugriff in diesem Diagramm mit eingezeichnet und auch im Quelltext mit allen zugehörigen Steuersignalen auskommentiert ausgeführt.

Ausgangspunkt ist der Ruhezustand IDLE_S. Wenn das Startsignal start gesetzt ist, geht der Automat in den REQ_S (Request: Die Transferanforderung an das PCI Interface wird hier erstmals gesetzt.) und im nächsten Takt gleich weiter in den Zustand READ_S bzw. WRITE_S in Abhängigkeit von der gewünschten Transferrichtung, die das Signal dir repräsentiert. In diesem Zustand wird der gesamte PCI-Transaktion ausgeführt, im wesentlichen gesteuert durch die Signale M_DATA und M_ADDR_N, die die Adress- und die Datenphase der Transaktion anzeigen. Am Ende der Datenphase (m_data_fell = '1') gibt es drei mögliche Folgezustände:

• DONE_S: Die Transaktion wurde erfolgreich abgeschlossen.
• RETRY_S: Das Target hat mit einem Disconnect Without Data geantwortet. Der Initiator soll es dann nochmals probieren. Auch wenn die PCI Spezifikation hier keine Grenze setzt, ist es sinnvoll, einen Retry-Zähler einzubauen, um die Transferversuche bei anhaltendem Misserfolg den Transferversuch abzubrechen. (Die wiederholte Antwort "Disconnect Without Data" kann z.B. durch einen Fehler in der Targetlogik hervorgerufen werden.)
• DEAD_S: Bei einem schweren Fehler, d.h. Target Abort oder Master Abort (Fehler im eigenen PCI Interface), tritt der Automat in den Fehlerzustand DEAD_S ein. In diesem Entwurfsbeispiel führt nur ein Gesamtreset oder ein Druck des User-Buttons wieder zurück in den IDLE_S-Zustand.

Bemerkung 1: Die Zustände READ_S und WRITE_S sind symmetrisch. Man kann sie auch zusammenfassen zu einem Transferzustand XFER_S o.ä. und zwischen LEsen und Schreiben direkt mit dem Signal dir unterscheiden.

Bemerkung 2: Der Automat ist nicht minimal. Die Zustände REQ_S, DONE_S und RETRY_S können im Prinzip herausoptimiert werden. Bei komplexeren Anwendungen jedoch braucht man sie meist für Transfervorbereitung und -abschluss. Darum sind sie auch hier vorhanden.

Der VHDL-Code in vhdl/userapp.vhd setzt diesen Automaten wie beschrieben um und wird daher hier nicht nochmals angegeben.

Register für die DIP-Schalter und Erzeugung des Startsignals start

Die Anwendung soll die DIP-Schalter kontinuierlich überwachen und bei Veränderung eine neue Schreibtransaktion einleiten.

    signal write_reg : std_logic_vector(7 downto 0);
    signal reg_oe    : std_logic;
    signal start     : std_logic;

    [...]

    process (CLK, RST)
    begin
      if RST = '1' then
        write_reg <= DIP_SWITCHES;
        start <= '0';
      elsif CLK'event and CLK = '1' then
        if write_reg /= DIP_SWITCHES and state = IDLE_S then
          write_reg <= DIP_SWITCHES;
          start <= '1';
        else
          start <= '0';
        end if;
      end if;
    end process;    

Die Ausgabe von write_reg auf den ADIO-Bus und damit an das PCI Interface erfolgt, wenn sich der Steuerautomat im WRITE_S-Zustand befindet und das PCI Interface in der Datenphase des Transfers.

  reg_oe   <= '1' when state = WRITE_S and M_DATA = '1' else '0';

  -- Daten auf den ADIO-Bus bei Schreibtransfers
  ADIO    <=  x"000000" & write_reg when reg_oe = '1' else
              (others => 'Z');

Erkennung der fallenden Flanke von M_DATA

    signal m_data_delay, m_data_fell : std_logic;

    [...]

    process (RST, CLK)
    begin
      if RST = '1' then
        m_data_delay <= '0';
      elsif CLK'event and CLK = '1' then
         m_data_delay <= M_DATA;
      end if;
    end process;

    m_data_fell <= m_data_delay and not M_DATA;

"Rückgabewert" der beendeten Transaktion

In der Adressphase werden die Signale fatal und retry zurückgesetzt und während der Datenphase durch Auswertung des PCI Interface Status Busses ggf. gesetzt.

    process (RST, CLK)
    begin
      if RST = '1' then
        fatal <= '0';
        retry <= '0';
      elsif CLK'event and CLK = '1' then
        if M_ADDR_N = '0' then
          fatal <= '0';
          retry <= '0';
        elsif M_DATA = '1' then
          fatal <= CSR(39) or CSR(38);  -- Master / Target Abort
          retry <= CSR(36);             -- Target Disconnect Without Data
        end if;
      end if;
    end process;

Transferanforderung und -beendigung

Im Zustand REQ_S wird der PCI-Bus angefordert und eine Transaktion eingeleitet. Das Signal COMPLETE teilt dem PCI Interface mit, dass die aktuelle Transaktion beendet werden soll. Im Falle von Single Transfers darf es nicht später als einen Takt nach REQUEST gesetzt und erst wieder gelöscht werden, wenn der Transfer abgeschlossen ist.

  REQUEST <= '1' when state = REQ_S else '0';

  process (CLK, RST)
  begin
    if RST = '1' then
      COMPLETE <= '0';
    elsif CLK'event and CLK = '1' then
      case state is
        when REQ_S | READ_S | WRITE_S  => COMPLETE <= '1';
        when others                    => COMPLETE <= '0';
      end case;
    end if;
  end process;

Zieladresse, PCI Command und Byte Enables

In der Adressphase wird die Zieladresse write_address auf den ADIO-Bus geschrieben und das PCI-Kommando an M_CBE übergeben. In der Datenphase (und sonst auch) wird M_CBE mit den Byte Enables bedient.

  ADIO  <= write_address when M_ADDR_N = '0' and dir = '1' else (others => 'Z');
  M_CBE <= command when M_ADDR_N = '0' else bytemask;

Beschaltung der verbleibenden Eingangssignale des LogiCore PCI Interfaces

  -- Master: always ready
  process (RST, CLK)
  begin
    if RST = '1' then
      M_READY <= '0';
    elsif CLK'event and CLK = '1' then
      M_READY <= '1';
    end if;
  end process;
        

  -- Card Bus CIS Pointer Daten / Subsystem ID Daten
  SUB_DATA    <= x"00000000" ;

  -- ADIO-Bus immer mit LogiCore PCI Interface verbunden
  KEEPOUT     <= '0'; -- ADIO-Bus immer enabled

  -- Steuersignale für Konfigurationstransaktionen
  C_READY     <= '1';  
  C_TERM      <= '1';

  -- Initiator Steuersignale
  REQUESTHOLD <= '0';
  CFG_SELF    <= '0';

  static_config: process (CLK, RST)
  begin
    if RST = '1' then 

      -- hier die invertierten Default-Werte, Kommentare siehe unten
      S_ABORT <= '1';
      S_READY <= '0';
      S_TERM  <= '0';
      INTR_N <= '0';

    elsif (CLK'event and CLK='1') then 

      -- Target-Eingangssignale
      S_ABORT <= '0';
      S_READY <= '1';
      S_TERM  <= '1';

      -- keine Interrupt-Funktion
      INTR_N  <= '1';

    end if;
  end process;

Zusatzlogik zum Debuggen

Zum Debuggen wird die Zustandsnummer des aktuellen Zustands des Stuerautomaten auf der 7-Segment-Anzeige ausgegeben.

    component displayrom 
      port (
        ADDR : in std_logic_vector(3 downto 0);
        DATA : out std_logic_vector(6 downto 0)
      );
    end component;
  
    signal start_nr : std_logic_vector(3 downto 0);

    [...]

    with state select
      state_nr <= "0000" when IDLE_S,
                  "0001" when REQ_S,
                  "0010" when READ_S,
                  "0011" when WRITE_S,
                  "0100" when DEAD_S,
                  "0101" when RETRY_S,
                  "0110" when DONE_S,
                  "1111" when others;

    displayrom_inst : displayrom
      port map (
        ADDR => state_nr,
        DATA => ONE_DIGIT
      );