library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Handtakt is
    Port ( CLK : in std_logic; 	-- 50 MHz Takt
           btn : in std_logic; 	-- Taster zur Takteingabe
		 BCLK: out std_logic);	-- entprellter Takt
end Handtakt;

architecture Behavioral of Handtakt is
	signal Q: std_logic_vector(20 downto 0);	 -- Zähler für Vorteiler
	signal btn_del: std_logic_vector(1 downto 0); -- abgetasteter Tasterwert
	signal Clk20Hz: std_logic;				 -- Takt 20 Hz

begin
	-- Taktteiler aus Aufgabe 3
	   process(CLK)
	   	begin
			if CLK'event and CLK='1' then
				Q <= Q +'1';
			end if;
		end process;

		Clk20Hz<=Q(20);

	-- Process für die Tastenentprellung aus Aufgabe 3
		process(Clk20Hz)
		  begin
			if Clk20Hz'event and Clk20Hz='1' then
				btn_del<=btn_del(0) & btn;
				if btn_del="00" then
					BCLK<='0';
				elsif btn_del="11" then
					BCLK<='1';
				end if;
			end if;
		end process;

end Behavioral;