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-- VHDL-Beispiel einer Strukturbeschreibung
-- G. Kemnitz, 05.11.2004
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Aufgabe1 is
    Port ( sw : in std_logic_vector(4 downto 1);   -- Schalter auf dem dio
           led_2FT: out std_logic);                -- Leuchtdiode Hauptplatine
end Aufgabe1;

architecture Struktur of Aufgabe1 is

 component my_nand2
 	port(i0, i1: in std_logic;
	     o     : out std_logic);
 end component;

 signal a, b: std_logic;
  
begin
-- Schaltung mit 3 NAND-Gattern aus der Vorlesung
   G1: my_nand2 port map(i0=>sw(1), i1=>sw(2), o=>a);
   G2: my_nand2 port map(i0=>sw(3), i1=>sw(4), o=>b);
   G3: my_nand2 port map(i0=>a, i1=>b, o=>led_2FT);

end Struktur;